1樓:匿名使用者
由其內部結構可知,當兩個輸出同時工作時其工作狀態不確定。即當一個輸出高電平,一個輸出低電平時存在較大的灌電流,使並聯輸出處於非0非1的狀態,破壞原有的邏輯關係。
2樓:匿名使用者
你是njit的吧,哈哈哈
3樓:佛學少年
206080137。。。學號。。。
在三態門輸出端並聯使用時為何輸出端不能同時工作?
4樓:郯新蘭袁鶯
由其內部結構可知,當兩個輸出同時工作時其工作狀態不確定。即當一個輸出高電平,一個輸出低電平時存在較大的灌電流,使並聯輸出處於非0非1的狀態,破壞原有的邏輯關係。
5樓:我故鄉的樹
控制端是否是串聯,如果是串聯,只能工作其中一個,控制端並聯式科一兩個同時工作
ttl閘電路為什麼輸出端不允許並聯相接
6樓:純情奇緣
除三態門、集覆電極開路門外,ttl整合制電路的 輸出端不允bai許並聯使用du,如果將zhi幾個集電極開路閘電路dao
的輸出端並聯,實現「線與」功能時,應在輸出端 與電源之間接人上拉電阻。
多餘的輸出端應該懸空處理,決不允許直接接到vdd或vss,否則會產生過大的短路電流而使器件 損壞 。不同邏輯功能的cm0s電路的輸出端也不能直接連到一起,否則導通的p溝道mos場效電晶體和導通的n溝道 mos場效電晶體形成低阻通路,造成電源短路而引起器件損壞。
擴充套件資料
ttl電平訊號:
1、ttl電平訊號被利用的最多是因為通常資料表示採用二進位制規定,+5v等價於邏輯「1」,0v等價於邏輯「0」,這被稱做ttl(電晶體-電晶體邏輯電平)訊號系統,這是計算機處理器控制的裝置內部各部分之間通訊的標準技術。
2、、計算機處理器控制的裝置內部的資料傳輸對於電源的要求不高以及熱損耗也較低,另外ttl電平訊號直接與積體電路連線而不需要**昂貴的線路驅動器以及接收器電路。
3計算機處理器控制的裝置內部的資料傳輸是在高速下進行的,而ttl介面的操作恰能滿足這個要求。
7樓:黑豹
如:a輸出高電平,上管導通,下管截止;b輸出低電平,上管截止,下管導
回通;a、b並聯,a輸出三極體
答的發射極直接被b輸出的下管接地,雖說有4k電阻限流,管子不至於立即燒燬,可是輸出的邏輯電平已經不對了,是高電平還是低電平?一般是不穩定的中間電平,即不會≤0.8v,也不會≥3.3v。
8樓:匿名使用者
不管bai是ttl 還是cmos,輸出
都不能直接連在一起du,zhi當一個dao輸出高電平,另一個輸出低電平,就會損壞輸版出權電路。一般只允許輸出接輸入,因為輸入的阻抗很高,不會損壞輸出電路。輸出允許並接的情況只允許在集電極開路或者漏極開路輸出的電路中
9樓:匿名使用者
一個高一個低並聯,,結果到底是高還是低?
並且容易燒燬輸出級
下列各種閘電路中哪些可以將輸出端並聯使用
10樓:黑豹
推拉式輸出級就bai是圖騰柱輸出。duoc、od 只是三極體與場效zhi應管的差別dao,道理是一樣內的。
三態門可以把輸出級的上
容、下管同時關閉,輸出端是高阻狀態,所以也可以並聯。
11樓:匿名使用者
2.ttl電路的oc門;
3.ttl電路的三態輸出門;
5.cmos電路的od門;
6.cmos電路的三態輸出門;
12樓:匿名使用者
判斷能否並聯的原則是判斷會不會產生短路,短路通常會燒掉元器件,即使燒不掉,輸出的版也是非
權0非1的訊號。
oc/od門的電路結構決定了永遠都不會有短路的情況出現,所以可以隨便並聯;
三態門不能從電路本身避免短路,如果直接並聯輸出,一定要在三態門控制上加上互鎖邏輯,保證任意時刻只有一路三態門在輸出狀態。如果控制邏輯有問題,有超過1路三態門在輸出狀態,就會出現問題。
oc/od門輸出並聯,實現的多數是或邏輯;而三態門並聯,多數是實現分時使用訊號通道。
在使用匯流排傳輸時,匯流排上能不能同時接有oc門與三態門?為什麼?不要複製貼上答非所問的回答。 50
13樓:木槿顏笙
在匯流排傳輸等實bai際應用中需要多個du門的輸出端並聯連線使zhi用,而一般ttl門輸dao出端並不能直接並專接使用
,否屬則這些門的輸出管之間由於低阻抗形成很大的短路電流(灌電流),而燒壞器件。在硬體上,可用oc門或三態門(st門)來實現。用oc門實現線與,應同時在輸出埠應加一個上拉電阻。
因為三態門 除了有1或者0這兩種狀態以外還有一個高阻態,就是高阻抗(電阻很大,相當於開路)。這樣就可以避免一般ttl門不能並接使用的不足。1
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