1樓：匿名使用者
自己大學也花費了些時間學習fpga，談些自己的認識。學習fpga，有兩個需要選擇，是學altera的還是xilinx的，這兩個都接觸過，我的認識是：入門學習學altera，因為altera的大學計劃在中國比較成功，網上可以參閱的資料很多，遇到什麼問題也好借鑑。
學習一段時間後，可以向xilinx過渡，公司的高階產品一般是xilinx的fpga。再就是verilog和vhdl，國內的教學資料大都是vhdl，但是公司裡邊用的還都是verlilog，verilog在國外使用很普及，所以語言學習果斷選擇verilog。verlilog學習建議看看夏文宇老師的書。
2樓：笨笨熊**輔導及課件
學習fpga選擇vhdl或者verilog hdl。
其實兩種語言的差別並不大，他們的描述能力也是類似的。掌握其中一種語言以後，可以通過短期的學習，較快的學會另一種語言。 選擇何種語言主要還是看周圍人群的使用習慣，這樣可以方便日後的學習交流。
當然，如果是積體電路（asic）設計人員，則必須首先掌握verilog，因為在ic設計領域，90％以上的公司都是採用verilog進行ic設計。對於pld/fpga設計者而言，兩種語言可以自由選擇。
3樓：
verilog hdl
優點：類似c語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優勢。
缺點：很多錯誤在編譯的時候不能被發現。
vhdl
優點：語法嚴謹，層次結構清晰。
缺點：熟悉時間長，不夠靈活。
vhdl就是語法嚴格，顯呆板，但是一旦語法檢查通過，程式上出錯的機會就比較小。vorilog很靈活，類似c，比較容易上手，語法檢查通過，程式也不一定正確。其實語言不重要，重要的是設計思想。
只有這個兩個語言中任意掌握一種就可以進行設計了。
4樓：
verilog 比較容易上手。學起來比較快，因為結構跟c語言很相似。
我們公司要求使用vhdl，一個科室統一使用vhdl。
所以，你先選verilog學校硬體語言的思想吧！
fpga開發的語言是什麼
5樓：
fpga開發的語言是verilog hdl。
verilog hdl是一種硬體描述語言，以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。
verilog的設計初衷是成為一種基本語法與c語言相近的硬體描述語言。這是因為c語言在verilog設計之初，已經在許多領域得到廣泛應用，c語言的許多語言要素已經被許多人習慣。一種與c語言相似的硬體描述語言，可以讓電路設計人員更容易學習和接受。
不過，verilog與c語言還是存在許多差別。另外，作為一種與普通計算機程式語言不同的硬體描述語言，它還具有一些獨特的語言要素，例如向量形式的線網和暫存器、過程中的非阻塞賦值等。總的來說，具備c語言的設計人員將能夠很快掌握verilog硬體描述語言。
擴充套件資料
fpga具有可程式設計的延遲數字單元，在通訊系統和各類電子裝置中有著比較廣泛的應用，比如同步通訊系統，時間數值化系統等，主要的設計方法包括數控延遲線法，儲存器法，計數器法等，其中儲存器法主要是利用 fpga的ram或者fifo實現的。
利用 fpga 對sd卡相關資料進行讀寫可以依據具體演算法的需求低fpga晶片開展程式設計，更加實際情況的變化實現讀寫操作的不斷更新。這種模式之下只需要利用原有的晶片便可以實現對sd卡的有效控制，明顯降低了系統的成本。
通常情況下，通訊行業綜合考慮成本以及運營等各方面的因素，在終端裝置數量比較多的位置，fpga的用量比較大，基站最適合使用fpga，基站幾乎每一塊板子都需要使用fpga晶片，而且型號比較高階，可以處理複雜的物理協議，實現邏輯控制。
同時，由於基站的邏輯鏈路層，物理層的協議部分需要定期更新，也比較適合採用fpga技術。目前，fpga主要在通訊行業的建設初期和中期應用，後期逐步被asic替代。
6樓：匿名使用者
verilog
verilog hdl是目前應用最為廣泛的硬體描述語言．verilog hdl可以用來進行各種層次的邏輯設計，也可以進行數字系統的邏輯綜合，**驗證和時序分析等。
verilog 是由en:gateway design automation公司於大約2023年開始發展。gateway design automation公司後來被 cadence design systems於2023年所購併。
現在 cadence 對於 gateway 公司的 verilog 和 verilog-xl 模擬器擁有全部的財產權。
7樓：匿名使用者
是hdl(hardware description language)語言
現在流行的有vhdl和verilog hdl二種國內大公司裡用verilog的比較多。
vhdl在學校裡用的也不少。
各有長處。
8樓：
最好是用systemverilog
9樓：只由飛之冬
vhdl 或verilog
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