1樓：
在行為級抽象建模的覆蓋範圍方面軟語言比vhdl略差一些。
fpga的硬體描述語言vhdl，超高速積體電路硬體描述語言，符合美國電氣和電子工程師協會標準，利用一種和數位電路基本知識結合較密切的語言來描述數位電路和設計數位電路系統。
為適應實際數位電路的工作方式，vhdl以並行和順序的多種語句方式來描述在同一時刻中所有可能發生的事件，因此vhdl程式執行方式與其他語言不同。
它不是按順序一條一條執行每一條語句，而是有並行執行的語句同時也有按順序執行的語句;要求數位電路設計人員擺脫一維的思維模式，以多維併發的思路來完成vhdl的程式設計。
擴充套件資料軟體語言和vhdl的共同點
1、能形象化地抽象表示電路的結構和行為。
2、支援邏輯設計中層次與領域的描述。
3、可借用高階語言的精巧結構來簡化電路的描述。
4、具有電路**與驗證機制以保證設計的正確性。
5、支援電路描述由高層到低層的綜合轉換。
6、硬體描述與實現工藝無關。
7、便於文件管理，易於理解和設計重用。
2樓：文件類共創空間
軟體程式語言是順序執行的，而硬體描述語言（比如vhdl）描述的硬體卻是並行工作的，所以硬體描述語言中的語句是並行語句，沒有先後順序問題。即使vhdl中有順序語句，也必須包裝成並行語句（例如process語句、過程、函式等）的形式。
3樓：匿名使用者
vhdl用來描述硬體。硬體系統中的所有部件都是同時工作的，所以vhdl結構體中的語句都是並行語句，與書寫順序無關。每一個並行語句都描述了一個電路部件，這些部件同時工作。
vhdl中的順序語句，是用來進行行為描述的，只能用於**，綜合之後變成rtl描述或者結構描述，則不再有順序語句存在。
通常來說，軟體程式語言是順序執行的，書寫順序與執行順序之間存在必然聯絡。往往是書寫順序不同，執行順序也隨之不同。
例如同樣是“函式”，在vhdl中，每呼叫一個函式，在硬體中就會有一個電路部件，你在描述中呼叫了n個函式，硬體中就會有n個部件，這n個部件同時工作，各實現各的函式功能；而在軟體中，你呼叫了n個函式，這n個函式不是同時被呼叫的，而是一個一個順序呼叫的，任一時刻，cpu只能執行這n個函式中的其中某一個函式，來實現這個函式的功能。
請問硬體描述語言與軟體描述語言有什麼區別？不都是在計算機上程式設計然後傳到板子上板子工作嗎
當然有區別啊，硬體描述語言程式設計是對可程式設計器件內部邏輯資源 自己組合，相當於自己去設計內部電路。而c語言c 之類的一般應用的晶片內部已經固化，你改變不了，你編寫程式是對內部暫存器操作 硬體描述語言和一般的高階語言有什麼不同？一 語言構成不同 1 硬體描述語言 是電子系統硬體行為描述 結構描述 ...
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