1樓：愛種天下
verilog程式設計建議少使用或不使用for迴圈，for迴圈佔用太多的資源，儘量用if語句。
verilog中for迴圈注意要點是什麼
2樓：網友
verilog中有for語句，說明該語句可以使用，但實際不是隨處可以使用。
注意以下使用注意：
1、因為for語句被綜合時需要花費很長的時間，且效率低下，不要在邏輯電路中使用。
2、在綜合的預綜合模組中可以被使用，如用generate初始化reg或記憶體資料。
建議你參照eda技術與verilog這本書看看。
3樓：靳肥肥
需要注意的就：
除了generate塊語句（2001標準），做任何邏輯都不要使用for迴圈！
systemverilog簡稱為sv語言，是一種相當新的語言，它建立在verilog語言的基礎上，是 ieee 1364 verilog-2001 標準的擴充套件增強，相容verilog 2001，並新近成為下一代硬體設計和驗證的語言。
4樓：網友
儘量不要使用for迴圈！
verilog中的for迴圈怎麼用的？
5樓：網友
for不能單獨拿出來用，應該也要放在類似always塊裡，應該加initial 就可以了。
module heerself;
reg [3:0] s1[2:1],s2[2:1];
integer k;
initial
begins1[2]=4'b1110;
s1[1]=4'b0001;
endinitial begin
for(k=1;k<3;k=k+1)
s2[k]=s1[k];
endendmodule
在modelsim下驗證過了。
verilog 裡 for迴圈問題 fpga開發
6樓：網友
for迴圈裡面i而且一般最好不用for語句，綜合出來的東西讓人覺得有點無厘頭。
加延時會佔用很多資源。很浪費。
7樓：網友
for迴圈最好不要用，可以用計數器替代啊。
另外 yy 你有地方賦初值了麼？
8樓：網友
for是否可以綜合或者綜合出來的結果是怎樣的還跟你軟體版本有關係呢，所以最好還是不用。
verilog中的for迴圈的改寫
9樓：曾凌青
verilog for迴圈屬於不可以綜合的，不知道你的具體要求。不過在用數位電路實現時，因為有時鐘驅動，每個時鐘週期都會執行always語句一次。建議你還是把verilog搞清楚再進行移植。
10樓：網友
用always @（語句，驅動乙個計數暫存器i，i每個時鐘自增一次，每一次執行乙個迴圈動作，直到i=j-1為止。
11樓：網友
for迴圈，壓根就不需要。
verilog for迴圈中模組例項化的問題
12樓：網友
你把乙個模組同名的例化10遍，不出錯才怪。
如果你真的是要例化十遍，用generate語句。
13樓：網友
initial和always語句都不能巢狀，你呼叫的模組裡應該含有always語句。
14樓：褐雨黑桐
你把元器件呼叫放到最外面去，不能這麼放。
verilog中for迴圈中是不是不能模組例項化
15樓：網友
會例項化成if--else巢狀，可以看rtl確認。
16樓：網友
看你用什麼綜合器了，有的支援，有的不支援。
verilog 不確定迴圈次數如何寫（迴圈次數可能很多）？
17樓：網友
用always語句，巢狀if
然後每當滿足條件就激發assign語句賦值。
18樓：網友
寫不了。
可以用狀態機來寫。
這兩段verilog有什麼區別，為什麼只有乙個編譯成功，for迴圈部分
19樓：匿名使用者
第一段**的這個語句是沒意義的相當於直接執行一句： i+1; 不是賦值語句，所以出錯。
電腦無法關閉,不知道什麼問題
1 系統檔案中自動程式有所缺陷。為了確認是否是這個原因所致，可以作如下實驗。在開始執行中輸入 rundll32user.exe,exitwindows 看看能否正常關機。如果在這個命令下可以正常關機，表示自動程式可能有某種缺陷，如果使用的是win98系統，請執行一下sfc程式，檢查一下系統檔案的完整...
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總算看完了，看到了你我想到了我自己。1 你自己太敏感了，情緒很容易受波動，別人明明沒說你，你總在想是不是在說我，在笑我。敏感型別。解決方法就是，不停的提示自己，他沒在說我沒笑我，自己別亂想，過段時間就調整過來了 2 人際關係處理不好 我也是這樣，到哪都不合群，你再進入一個新圈子後，努力結交一個好朋友...
行間距忽大忽小，是出什麼問題了，word文件行間距忽大忽小，是出什麼問題了？
選中全部文字，點頁面佈局 段落 段前 段後 段左 段右之間的間距設定為統一的，再去掉網格前面的對勾 選中全部文字，把所有段落的行距設定為單倍行距 這個你用07版的開啟就不會有這種問題了，應該是版本的小問題，我以前遇到過，使用word調整行間距的時候,同一行字上下間距不一樣是什麼原因?word調整字元...