1樓：
你問 的是電視機方面的嗎
在電視這方面：上下為場。場同步電路簡單的說是讓影象在豎直方向和穩定的電路。
一般由積分電路，鋸齒波形成電路，放大電路，反饋電路，輸出電路組成。更具體的，你還要看一些這方面的專業書才行。
2樓：郗壁
＆lt；同步電路設計技術及規則＆gt；一 同步設計得優越性：1．同步電路比較容易使用暫存器的非同步復位＆＃47；置位端nrvz以使整個電路有一個確定的初始狀態；2．在可程式設計邏輯器件中39使用同步電路可以避免器件受溫度，電壓，工藝的影響，易於消除電路的毛刺，使設計更可靠，單板更穩定；3．同步電路可以很容易地組織流水線，提高晶片的執行速度，設計容易實現；4．同步電路可以很好地利用先進的設計工具，如靜態時序分析工具等，為設計者提供最大便利條件，便於電路錯誤分析，加快設計進度。二 同步設計得規則：
1．儘可能在整個設計中只使用一個主時鐘和同一個時鐘沿，主時鐘走全域性時鐘網路。2．在fpga設計中，推薦所有輸入、輸出訊號均應通過暫存器寄存，暫存器介面當作非同步介面考慮。3．當全部電路不能用同步電路思想設計時，即需要多個時鐘來實現則可以將全部電路分成若干區域性同步電路（儘量以同一個時鐘為一個模組），區域性同步電路之間介面當作非同步介面考慮。
4．當必須採用多個時鐘設計時，每個時鐘訊號的時鐘偏差（△t）要嚴格控制。5．電路的實際最高工作頻率不應大於理論最高工作頻率，留有設計餘量，保證晶片可靠工作。6．電路中所有暫存器、狀態機在單板上電覆位時應處在一個已知的狀態。
三 非同步設計中常見問題及其解決方法非同步電路設計主要體現在時鐘的使用上，如使用組合邏輯時鐘、級連時鐘和多時鐘網路；另外還有采用非同步置位、復位、自清零、自復位等。這些非同步電路的大量存在78一是增加設計難度二是在出現錯誤時zejl電路分析比較困難，有時會嚴重影響設計進度。很多非同步設計都可以轉化為同步設計，對於可以轉化的邏輯必須轉化，不能轉化的邏輯，應將非同步的部分減到最小，而其前後級仍然應該採用同步設計。
1．組合邏輯產生的時鐘2．行波計數器＆＃47；行波時鐘4．不規則的計數器5．分頻器6．多時鐘的同步化7．rs觸發器8．上升沿檢測9．下降沿檢測10．上升＆＃47；下降沿檢測11．對計數器的譯碼對計數器譯碼，可能由於競爭冒險產生毛刺。如果後級採用了同步電路，我們完全可以對此不予理會。如果對毛刺要求較高，推薦採用gray編碼（pld）或one－hot編碼（fpga）的計數器，一般不要採用二進位制碼． 12．門控時鐘13．鎖存器14 多級時鐘或多時鐘網路四 不建議使用的電路1 不建議使用組合邏輯時鐘或門控時鐘組合邏輯很容易產生毛刺，用組合邏輯的輸出作為時鐘很容易使系統產生誤動作。
2 不建議使用行波時鐘3 儘量避免採用多個時鐘，多使用觸發器的使能端來解決。4 觸發器的置＆＃47；復位端儘量避免出現毛刺，及自我復位電路等，最好只用一個全域性復位訊號。5 電路中儘量避免「死迴圈」電路，如rs觸發器等。
6 禁止時鐘在不同可程式設計器件中級連，儘量降低時鐘到各個器件時鐘偏差值。五?櫻牛院停遙牛櫻牛孕藕糯碓諫杓剖庇×勘vび幸蝗指次恍藕牛蟣vごシ⑵鰲⒓剖髟謔褂們耙丫非辶愫妥刺τ諶分淖刺＜拇嫫韉那宄橢夢恍藕牛躍赫跫兔跋找卜淺c舾小t諫杓剖保×恐苯喲悠骷淖ㄓ靡徘a磽猓悸塹接行┢骷系縭保シ⑵鞔τ諞恢植蝗範ǖ淖刺低成杓剖庇尤餚指次唬γ＃矗罰唬遙澹螅澹簟u庋韝次灰啪塗梢願杓浦械拿懇桓齟シ⑵骼∷頹宄蛑夢恍藕牛vは低炒τ諞桓鋈範ǖ某跏甲刺p枰⒁獾囊壞閌牽翰灰約拇嫫韉鬧夢緩頹宄送筆┘硬煌藕挪目刂疲蛭綣魷至礁魴藕磐庇行у囊饌餷榭觶崾辜拇嫫鶻氬歡ㄗ刺a∈毖擁緶反硎毖擁緶肥侵岡誑殺喑唐骷納杓浦校嘞氯模荊
同步電路是什麼意思，什麼叫同步電路。麻煩說詳細一點，謝謝大家
3樓：匿名使用者
什麼是同步邏輯和異
步邏輯,同步電路和非同步電路的區別是什麼？
同步邏輯是時鐘之間有固定的因果關係。非同步邏輯是各時鐘之間沒有固定的因果關係。
電路設計可分類為同步電路和非同步電路設計。
同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的「開始」和「完成」訊號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，**發表數以倍增，而intel pentium 4處理器設計，也開始採用非同步電路設計。
非同步電路主要是組合邏輯電路，用於產生地址譯碼器、fifo或ram的讀寫控制訊號脈衝，其邏輯輸出與任何時鐘訊號都沒有關係，譯碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘clk，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。
非同步電路重要是組合邏輯電路，用於產生天址譯碼器、fifo或ram的讀寫節制訊號脈衝，但它同時也用在時序電路中，彼時它出有統一的時鐘，狀態變化的時辰是不穩定的，通常輸入訊號只在電路處於波動狀態時才發作變化。也就是說一個時辰容許一個輸入產生變化，以防止輸入訊號之間形成的競讓冒險。電路的穩定需求有可靠的建立時間和持時間，待上面引見。
同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路形成的電路，其一切操作都是在嚴厲的時鐘掌握下完成的。這些時序電路同享統一個時鐘clk，而一切的狀態變化都是在時鐘的上升沿(或降落沿)完成的。比如d觸發器，當上升延到來時，暫存器把d端的電平傳到q輸出端。
4樓：鐵血凡人
同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘clk，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。比如d觸發器，當上升延到來時，暫存器把d端的電平傳到q輸出端。
5樓：匿名使用者
《同步電路設計技術及規則>
一 同步設計得優越性:
1.同步電路比較容易使用暫存器的非同步復位/置位端，以使整個電路有一個確定的初始狀態；
2.在可程式設計邏輯器件中，使用同步電路可以避免器件受溫度，電壓，工藝的影響，易於消除電路的毛刺，使設計更可靠，單板更穩定；
3.同步電路可以很容易地組織流水線，提高晶片的執行速度，設計容易實現；
4.同步電路可以很好地利用先進的設計工具，如靜態時序分析工具等，為設計者提供最大便利條件，便於電路錯誤分析，加快設計進度。
二 同步設計得規則:
1.儘可能在整個設計中只使用一個主時鐘和同一個時鐘沿，主時鐘走全域性時鐘網路。
2.在fpga設計中，推薦所有輸入、輸出訊號均應通過暫存器寄存，暫存器介面當作非同步介面考慮。
3.當全部電路不能用同步電路思想設計時，即需要多個時鐘來實現，則可以將全部電路分成若干區域性同步電路（儘量以同一個時鐘為一個模組），區域性同步電路之間介面當作非同步介面考慮。
4.當必須採用多個時鐘設計時，每個時鐘訊號的時鐘偏差（△t）要嚴格控制。
5.電路的實際最高工作頻率不應大於理論最高工作頻率，留有設計餘量，保證晶片可靠工作。
6.電路中所有暫存器、狀態機在單板上電覆位時應處在一個已知的狀態。
三 非同步設計中常見問題及其解決方法
非同步電路設計主要體現在時鐘的使用上，如使用組合邏輯時鐘、級連時鐘和多時鐘網路；另外還有采用非同步置位、復位、自清零、自復位等。這些非同步電路的大量存在，一是增加設計難度，二是在出現錯誤時，電路分析比較困難，有時會嚴重影響設計進度。很多非同步設計都可以轉化為同步設計，對於可以轉化的邏輯必須轉化，不能轉化的邏輯，應將非同步的部分減到最小，而其前後級仍然應該採用同步設計。
1.組合邏輯產生的時鐘
2.行波計數器/行波時鐘
4.不規則的計數器
5.分頻器
6.多時鐘的同步化
7.rs觸發器
8.上升沿檢測
9.下降沿檢測
10.上升/下降沿檢測
11.對計數器的譯碼
對計數器譯碼，可能由於競爭冒險產生毛刺。如果後級採用了同步電路，我們完全可以對此不予理會。如果對毛刺要求較高，推薦採用gray編碼(pld)或one-hot編碼(fpga)的計數器，一般不要採用二進位制碼.
12.門控時鐘
13.鎖存器
14 多級時鐘或多時鐘網路
四 不建議使用的電路
1 不建議使用組合邏輯時鐘或門控時鐘
組合邏輯很容易產生毛刺，用組合邏輯的輸出作為時鐘很容易使系統產生誤動作。
2 不建議使用行波時鐘
3 儘量避免採用多個時鐘，多使用觸發器的使能端來解決。
4 觸發器的置/復位端儘量避免出現毛刺，及自我復位電路等，最好只用一個全域性復位訊號。
5 電路中儘量避免「死迴圈」電路，如rs觸發器等。
6 禁止時鐘在不同可程式設計器件中級連，儘量降低時鐘到各個器件時鐘偏差值。
五 set和reset訊號處理
在設計時應儘量保證有一全域性復位訊號，或保證觸發器、計數器在使用前已經正確清零和狀態機處於確知的狀態。
暫存器的清除和置位訊號，對競爭條件和冒險也非常敏感。在設計時，應儘量直接從器件的專用引腳驅動。另外，要考慮到有些器件上電時，觸發器處於一種不確定的狀態，系統設計時應加入全域性復位/reset。
這樣主復位引腳就可以給設計中的每一個觸發器饋送清除或置位訊號，保證系統處於一個確定的初始狀態。需要注意的一點是：不要對暫存器的置位和清除端同時施加不同訊號產生的控制，因為如果出現兩個訊號同時有效的意外情況，會使暫存器進入不定狀態。
六 時延電路處理
時延電路是指在可程式設計器件的設計中，為了能夠滿足電路之間時序配合的要求，利用可程式設計器件的內部資源而進行時序調整，
1 應儘量避免時延電路，絕大多數時延電路是由設計者在設計之初考慮不完善造成的。
2 若實在無法，則儘量採用高頻電路，對所需訊號加觸發器進行延時。該延時只跟時脈頻率和觸發器個數有關，而與工藝基本無關。避免利用線延時或者若干串聯 buffer 電路
七 全域性訊號處理
全域性訊號處理的原則是：時鐘訊號、非同步清零、置位訊號上不允許存在毛刺；不允許非同步清零、置位訊號同時有效。
在下述幾種情況下，時鐘訊號、非同步清零、置位訊號上可能會有毛刺：
（1） 時鐘訊號、非同步清零、置位訊號為組合邏輯輸出
由於組合邏輯是電平敏感的，比較容易產生毛刺，而組合邏輯的細小毛刺一旦經過時序電路則其對電路的影響則會放大。因此在設計中對時鐘訊號、非同步清零、置位訊號這些對時序電路來講非常重要的訊號應儘量採用同步電路，而對於非用組合邏輯不行的地方則必須用卡諾圖嚴格的分析時序電路，確定徹底消除競爭與冒險後才可引入到時序電路中使用。
對組合電路產生的時鐘訊號的處理：
情況1：同一個時鐘源，通過組合邏輯控制它的通斷
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