1樓：匿名使用者
首先得弄清楚全加器的原理，你這裡說的應該是設計1位的全加器。
全加器有3個輸入端：a,b,ci；有2個輸出端：s,co.
與3-8譯碼器比較，3-8譯碼器有3個資料輸入端：a,b,c；3個使能端；8個輸出端，out(0-7)。
這裡可以把3-8譯碼器的3個資料輸入端當做全加器的3個輸入端，即3-8譯碼器的輸入a、b、c分別對應全加器的輸入a,b,ci；將3-8譯碼器的3個使能端都置為有效電平，保持正常工作；這裡關鍵的就是處理3-8譯碼的8個輸出端與全加器的2個輸出的關係。
現在寫出全加器和3-8譯碼器的綜合真值表：
（a/a,b/b,c/ci為全加器和譯碼器的輸入，out為譯碼器的輸出（0-7），s為加法器的和，co為加法器的進位輸出）ps:假定譯碼器的輸出為高電平有效。
a/a b/b c/ci out s co
0 0 0 0 0 0
0 0 1 1 1 0
0 1 0 2 1 0
0 1 1 3 0 1
1 0 0 4 1 0
1 0 1 5 0 1
1 1 0 6 0 1
1 1 1 7 1 1
根據上面的真值表，可以設計出電路圖：
將3-8譯碼器的輸出out(1、2、4、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的和；將3-8譯碼器的輸出out(3、5、6、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的進位輸出。即完成了加法器的設計。
回過頭來分析：
當加法器的輸入分別為：a=1,b=0,ci=1時，對應3-8譯碼器的輸入為a=1,b=0,c=1，這是譯碼器對應的輸出為out(5)=1,其餘的為0，根據上面設計的連線關係，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設計全加器的設計正確。
2樓：mrq蒙牛
設a為加數b為被加數 低位進位為ci-1 和為s 進位為cia b ci-1 s ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 1 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
___________
— — — —
s=y1.y2.y4.y7
___________
— — — —
ci=y3.y5.y6.y7
接線圖我就不幫你畫了
如何用給定晶片實現組合邏輯電路？ 分別用74ls138、74ls153實現一個1位二進位制數的全加器 10
3樓：匿名使用者
根據全加器真抄值表，可寫出和襲s，高位進位co的邏輯函
數。 a1a0作為兩個輸入變數，即加數和被加數a、b，d0～d3為第三個輸入變數，即低位進位ci，1y為全加器的和s，2y全加器的高位進位co，則可令資料選擇器的輸入為：a1=a,a0=b,1do=1d3=ci，1d1=1d2=ci反，2d0=0,2d3=1,2d1=2d2=ci，1q=s1,2q=co; 可以根據管腳所對應的連線電路
74LS74LS283功能是什麼
74ls42的功能是 十進位制譯碼器 74ls283的功能是 四位二進位制超前進位全加器。譯碼器 decoder 是一類多輸入多輸出組合邏輯電路器件，其可以分為 變數譯碼和顯示譯碼兩類。變數譯碼器一般是一種較少輸入變為較多輸出的器件，常見的有n線 2 n線譯碼和8421bcd碼譯碼兩類 顯示譯碼器用...
測試D觸發器的邏輯功能（74LS74）
d觸發器的邏輯功 e69da5e887aa62616964757a686964616f31333431356663能 qn 1 d。d觸發器是一個具有記憶功能的，具有兩個穩定狀態的資訊儲存器件，是構成多種時序電路的最基本邏輯單元，也是數字邏輯電路中一種重要的單元電路。在數字系統和計算機中有著廣泛的應...
用74LS138設計譯碼電路,分別選4片2864,列出各
2864的定址範圍是來0 8192，74ls138是三八源線譯碼器，分選4片2864，若取前4位譯碼輸出，個晶片的地址空間 假設偏移地址為0x0000 為 0x0000 0x1fff 0x2000 0x3fff 0x4000 0x5fff 0x6000 0x7fff。138可以驅動8片！用74ls1...