1樓：柒月黑瞳
組合邏輯電路的設計與分析過程相反，其步驟大致如下：
（1）根據對電路邏輯功能的要求，列出真值表；
（2）由真值表寫出邏輯表示式；
（3）簡化和變換邏輯表示式，從而畫出邏輯圖。
組合邏輯電路的設計，通常以電路簡單，所用器件最少為目標。在前面所介紹的用代數法和卡諾圖法來化簡邏輯函式，就是為了獲得最簡的形式，以便能用最少的閘電路來組成邏輯電路。但是，由於在設計中普遍採用中、小規模積體電路（一片包括數個門至數十個門）產品，因此應根據具體情況，儘可能減少所用的器件數目和種類，這樣可以使組裝好的電路結構緊湊，達到工作可靠而且經濟的目的。
2樓：
這麼簡單的設計：
步驟：1.寫出真值表：（輸入a、b、c 輸出：f）2.根據真值表畫卡諾圖得出最簡表示式：
f=ab+bc+ac
3.把最簡表示式化簡成與非-與非式：
f= [（ab的非）與（bc的非）與（ac的非）] 的非4.根據以上與非-與非表示式畫圖。
組合邏輯電路的一般分析步驟和設計步驟是什麼？
3樓：科普小星球
一、組合邏輯電路的分析流程
與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。 組合邏輯電路的分析分以下幾個步驟：
（1）有給定的邏輯電路圖，寫出輸出端的邏輯表示式；
（2）列出真值表；
（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。
二、組合邏輯電路的設計步驟
(1) 由實際邏輯問題列出真值表;
(2) 由真值表寫出邏輯表示式;
(3) 化簡、變換輸出邏輯表示式；
(4) 畫出邏輯圖。
擴充套件資料
常見的算術運算電路有：
1、半加器與全加器
①半加器
兩個數a、b相加，只求本位之和，暫不管低位送來的進位數，稱之為「半加」。
完成半加功能的邏輯電路叫半加器。實際作二進位制加法時，兩個加數一般都不會是一位，因而不考慮低位進位的半加器是不能解決問題的 。
②全加器
兩數相加，不僅考慮本位之和，而且也考慮低位來的進位數，稱為「全加」。實現這一功能的邏輯電路叫全加器。
2、加法器
實現多位二進位制數相加的電路稱為加法器。根據進位方式不同，有序列進位加法器和超前進位加法器兩種 。
①四位序列加法器：如t692。優點：
電路簡單、連線方便。缺點：運算速度不高。
最高位的計算，必須等到所有低位依此運算結束，送來進位訊號之後才能進行。為了提高運算速度，可以採用超前進位方式 。
②超前進位加法器：所謂超前進位，就是在作加法運算時，各位數的進位訊號由輸入的二進位制數直接產生。
4樓：匿名使用者
分析步驟：
1.根據給定的邏輯圖，從輸入到輸出逐級寫出邏輯函式式；
2.用公式法或卡諾圖發化簡邏輯函式；
3由已化簡的輸出函式表示式列出真值表；
4從邏輯表示式或從真值表概括出組合電路的邏輯功能。
設計步驟：
1仔細分析設計要求，確定輸入、輸出變數。
2對輸入和輸出變數賦予0、1值，並根據輸入輸出之間的因果關係，列出輸入輸出對應關係表，即真值表。
3根據真值表填卡諾圖，寫輸出邏輯函式表示式的適當形式。
4畫出邏輯電路圖。
5樓：陌路丶天涯人
4.6.7組合邏輯電路的設計
6樓：痕水月
邏輯電路一般就是分析了這個整個電路開路或或門，然後設計出來。
7樓：l楚輕狂
這樣才不會告訴我為什麼這麼愛
組合邏輯電路的1般分析步驟和設計步驟？
8樓：匿名使用者
分析步bai驟：
1.根據給定的邏輯圖，從輸入du到輸zhi出逐級寫出邏輯函dao數式；
2.用公式法或卡諾圖發化專簡邏輯函式；屬
3由已化簡的輸出函式表示式列出真值表；
4從邏輯表示式或從真值表概括出組合電路的邏輯功能。
設計步驟：
1仔細分析設計要求，確定輸入、輸出變數。
2對輸入和輸出變數賦予0、1值，並根據輸入輸出之間的因果關係，列出輸入輸出對應關係表，即真值表。
3根據真值表填卡諾圖，寫輸出邏輯函式表示式的適當形式。
4畫出邏輯電路圖。
9樓：陌路丶天涯人
4.6.7組合邏輯電路的設計
試說明組合邏輯電路的設計方法
10樓：匿名使用者
1、根copy據所需要的控制邏輯列出真值表；
2、根據
真值表列出邏輯表示式（布林代數式）；
3、簡化邏輯表示式；
4、根據簡化後的邏輯表示式畫出邏輯電路圖；
5、選擇適合的組合邏輯電路ic及外圍元器件（如果有），並對電路作適當調整（如空閒端的處理等）。
設計一個組合邏輯電路 5
11樓：嵌入式知道
同一題。
真值bai表：du
a2 a1 b2 b1 z
00001
01000
10000
11000
00011
01011
10010
11010
00101
01101
10101
11100
00111
01111
10111
11111
輸出函式表達zhi
式：z = !
daoa2!a1!b2!
b1 + !a2!a1!
b2 b1 + !a2 a1!b2 b1 + !
a2!a1 b2!b1 + !
a2 a1 b2!b1 + a2!a1 b2!
b1 + !a2!a1 b2 b1 + !
a2 a1 b2 b1 + a2!a1 b2 b1 + a2 a1 b2 b1
= !a2 (!b2 + !b1) (!a1 + a1 (b2 + b1))
+ a2 (b2 + !b1) (!a1 + a1 (!b2 + b1))
電路圖：
根據上式即可繪出。
組合邏輯電路的 分析方法
12樓：匿名使用者
1.根據邏輯電路寫出邏輯表示式。
2.邏輯表示式化簡。
3.根據邏輯表示式畫出真值表。
組合邏輯電路的設計應該注意什麼問題
13樓：恩惠妮阿加西
組合邏輯電路
的特點及設計時的注意事項：
①組合邏輯電路的輸出具有立即性，即輸入發生變化時，輸出立即變化。（實際電路中還要考慮器件和導線產生的延時）。
②組合邏輯電路設計時應儘量避免直接或間接的反饋，以免出現不確定的狀態或形成振盪。如右圖設計的基本觸發器，當輸入~s、~r從「00」變為「11」時，無法確定q和~q的值。
③組合邏輯電路容易出現「毛刺」，這是由於電路「競爭－冒險」產生的。如圖所示，圖中與門的兩個輸入分別由訊號 a
經過不同路徑傳遞而來。按照理想情況分 析，電路輸出端應該始終為 l=a ·~a =0。考慮到訊號在邏輯閘中的傳輸延遲，~a
到達與門輸入端的時間始終落後於 a。圖（b）的波形顯示，訊號 a的四次變化都產生了競爭。但這四次競爭引起的結果是不一樣的。第一次和第三次競爭造
成輸出錯誤，第二次和第四次競爭則沒有造成輸出錯誤。換言之，只有第一次和第三次競爭引起了冒險，產生了尖峰干擾。
由於「毛刺」的影響，應避免使用組合邏輯電路直接產生時鐘訊號，也應避免將組合邏輯電路的輸出作為另一個電路的非同步控制訊號。如右圖，本意是設計一個計數範圍為「0~5」的六進位制計數器，即輸出qd、qc、qb、qa從5「0101」變到6「0110」時，與門輸出「1」，控制「clr」非同步復位到
「0000」，但是由於輸出從3「0011」變到4「0100」時，qc先於qb從「0」變到「1」，導致短暫的「0111」出現，使與門輸出「1」，引
起復位，從而使實際的電路計數範圍為「0~3」，與設計的初衷相悖。
④用vhdl描述組合邏輯電路時，所有的輸入訊號都應放在敏感訊號表中。
⑤用if語句和case語句描述電路分支時，一定要列舉出所有輸入狀態（一般在最後加上「else」或「when others」分支），否則在綜合時將引入latch，使電路輸出出現延時。
14樓：匿名使用者
應該注意不同器件
應該選用同一型別的邏輯器件，比如都用ttl邏輯器件，或
者都用cmos邏輯器件，或者都用lvttl邏輯器件，或者都用lvcmos邏輯器件，如果使用了不同型別的邏輯器件，一定要加電平轉換器件，否則很容易因電平相容問題引起故障。
「數字邏輯」電路設計題，設計組合邏輯電路
採用這個晶片就可以了 第二題看不明白，輸入 000 顯示 a 輸入001 顯示 b 數碼管管腳？輸入bai 輸出du a2 b2 a1 b1 za2 b2 x 0a2b1 0 a2 b2 a1 zhib1 1 daoz 0 a2 b2 a2 b2 a1 b1 z 1 a2 設計一個組合邏輯電路 5 ...
設計一組合邏輯電路，該電路輸入X，輸出F均為三位二進位制數。輸入輸出之間的關係如下
當2 x 5時，f x 2 這裡輸出的應該是資料 當x 2時，f 1 當x 5時，f 0.這裡輸出的是邏輯狀態 設計一個組合邏輯電路 5 同一題。真值bai表 du a2 a1 b2 b1 z 00001 01000 10000 11000 00011 01011 10010 11010 00101...
數字邏輯的課程設計，關於組合邏輯電路的
用這個2個小時計一次數，在8 12 14 12 19 22選通資料選擇器執行相應功能 只能是個思路了 一樓答的很辛苦了。可以給分。數字邏輯 電路設計題，設計一個組合邏輯電路 採用這個晶片就可以了 第二題看不明白，輸入 000 顯示 a 輸入001 顯示 b 數碼管管腳？輸入bai 輸出du a2 b...