1樓：
module led_chinese(clk_h,ex_s,ex_l,reset);
input clk_h;
input reset;
output[15:0] ex_l;
reg[15:0] ex_l;
output[3:0] ex_s;
reg[3:0] ex_s;
reg[15:0] data[0:32];
always@(posedge clk_h)begin
if(reset) begin
data[0]<='b0000000000000000;
data[1]<='b0000000000010000;
data[2]<='b0000000000010000;
data[3]<='b0000000000010000;
data[4]<='b0111111111111111;
data[5]<='b1000000000010000;
data[6]<='b0100000000010000;
data[7]<='b0000011000010000;
data[8]<='b0000000100010000;
data[9]<='b0000000000010000;
data[10]<='b0000000000010000;
data[11]<='b0000000000000111;
data[12]<='b1111111111111000;
data[13]<='b0000000001100000;
data[14]<='b0000000010000000;
data[15]<='b0000000100000000;
ex_s<=1'b0;
ex_l<=32'b0;
endelse begin
ex_s<=ex_s+1;
ex_l<=data[ex_s];
endend
endmodule
我修改了下，你可以試試看，應該是沒有語法錯誤了，樓上說的挺對的還有就是不可以採用阻塞賦值，應該採用非阻塞賦值的~~我已改過來了
2樓：
1. data是reg型,不能在always外賦值.
2. ex_i, ex_s這些reg輸出都需要在always裡做初始化.
3樓：匿名使用者
data[0]='b0000000000000000;這一句應該改成：data[0]=16'b0000000000000000;你是16位的資料嘛，前面需要註明的。
4樓：風子鑑
data這行你是要用陣列來表示的吧，但這這樣子你還不如單獨拿出來例化一個模組呢。這樣子是找不到了，其實你是把地址計數器和rom給結合起來了吧。
簡單的verilog hdl程式語法錯誤問題
5樓：匿名使用者
不能直接case
把case..endcase放進
always @(*) begin
..end裡面
用quartus2編寫的程式出現錯誤 error (10170): verilog hdl syntax error at ***x.v(1) near text ";"; exp
6樓：曦月李嬌
出現此錯誤一般有以下三種情況：
1.某一句**後面缺少「；」；
2.begin 和end不對應；
3.某一個變數在always語句中等號的左邊卻沒有定義成reg型別。
7樓：
這樣的情況可能是由於你輸入法的緣故導致的...也就是符號的全形和半形...
8樓：匿名使用者
語法有問題，建議把問題**貼出來
9樓：
module shi(reset,d5,d6,dw_shi);
output d5,d6;
input reset,dw_shi;
reg[3:0] d5;
reg[1:0] d6;
reg[4:0] count;
always@(posedge reset or posedgedw_shi )
begin
if(reset)
begin
d5<=4'b0;
d6<=2'b0;
count<=5'b0;
endelse
begin
else if(count==5'd23)count=count+5'b1;
d5<=count%5'd10;
d6<=count/5'd10;
endendendmodule
error (10170): verilog hdl syntax error at verilog7.v(17) near text "else"; expecting "end"（大佬們能看看這是錯在哪了嗎？）
10樓：
這是**，有大神幫忙看一下問題出在**嗎？實在找不出來
library ieee;
use ieee.std_logic_1164. all;
ues ieee.std_logic_unsigned. all;
entity show is
port(
clk:in std_logic;
clk011hz£ºbuffer std_logic;
wei: out std_logic_vector(2 downto 0);
duan: out std_logic_vector(7 downto 0)
);end entity show;
architecture 1xf of show is
signal clt1£ºstd_logic;
signal cnt1:intger range 0 to 1000;
signal cnt2: intger range 0 to 500;
signal yima: std_logic_vector(3 downto 0);
signal count: std_logic_vector(1 downto 0);
begin
process(clk)
begin
if(clk¡¯event and clk=¡¯1¡¯)then
if(cnt1<1000)then cnt1<=cn1+1;
eles
cnt1<=0;clk1<=not clk1;
if count>¡±10¡±then
count<=¡¯00¡¯;
eles
eount<=count+1;
end if;
end if;
end if;
end process;
process(clk1)
begin
if(clk1¡¯event and clk1=¡¯1¡¯)then
if(cnt2<500)then cnt2<=cnt2+1;
eles
cnt2<=0;clk01hz<=not clkj01hz;
end if;
end if;
end process;
process(count,date,yima)
begin
case count is
when ¡°00¡±=>yima<=date(3 downto 0);wei<=¡±001¡±;--1
case yima is
when¡±0000¡±=>duan<=¡°11000000¡±£»--0
when¡±0001¡±=>duan<=¡°11111001¡±£»--1
when¡±0010¡±=>duan<=¡°10100100¡±£»--2
when¡±0011¡±=>duan<=¡°10110000¡±£»--3
when¡±0100¡±=>duan<=¡°10011001¡±£»--4
when¡±0101¡±=>duan<=¡°10010010¡±£»--5
when¡±0110¡±=>duan<=¡°11000010¡±£»--6
when¡±0111¡±=>duan<=¡°11111000¡±£»--7
when¡±1000¡±=>duan<=¡°10000000¡±£»--8
when¡±1001¡±=>duan<=¡°10010000¡±£»--9
when others=>duan <=¡±11111111¡±;
end case;
when ¡°01¡±=>yima<=date(7 downto 4)£»wei<=¡±010¡±;
case yima is
when¡±0000¡±=>duan<=¡°01000000¡±£»--0
when¡±0001¡±=>duan<=¡°01111001¡±£»--1
when¡±0010¡±=>duan<=¡°00100100¡±£»--2
when¡±0011¡±=>duan<=¡°00110000¡±£»--3
when¡±0100¡±=>duan<=¡°00011001¡±£»--4
when¡±0101¡±=>duan<=¡°00010010¡±£»--5
when¡±0110¡±=>duan<=¡°00000010¡±£»--6
when¡±0111¡±=>duan<=¡°01111000¡±£»--7
when¡±1000¡±=>duan<=¡°00000000¡±£»--8
when¡±1001¡±=>duan<=¡°00010000¡±£»--9
when others=>duan <=¡±01000000¡±;
end case;
when ¡°10¡±=>yima<=date(11 downto 8)£»wei<=¡±100¡±;
case yima is
when¡±0000¡±=>duan<=¡°11000000¡±£»--0
when¡±0001¡±=>duan<=¡°11111001¡±£»--1
when¡±0010¡±=>duan<=¡°10100100¡±£»--2
when¡±0011¡±=>duan<=¡°10110000¡±£»--3
when¡±0100¡±=>duan<=¡°10011001¡±£»--4
when¡±0101¡±=>duan<=¡°10010010¡±£»--5
when¡±0110¡±=>duan<=¡°11000010¡±£»--6
when¡±0111¡±=>duan<=¡°11111000¡±£»--7
when¡±1000¡±=>duan<=¡°10000000¡±£»--8
when¡±1001¡±=>duan<=¡°10010000¡±£»--9
when others=>duan <=¡±11111111¡±;
end case;
when others=>duan <=¡±11111111¡±;
end case;
end process;
end 1xf;
請問下英語大神,下面這句話有沒有什麼語法錯誤呢
應該是抄talk to me in englishtalk to sb 後面一般接某人,表bai示與某人講話talk about sth 表示談論一 du下 講 zhi一下 in english表示用英文dao,在英文中 錯應該是 e and talk to me in english.thanks...
就快考專四了，請問大家語法詞彙選擇題錯幾題之內才算ok？我做了幾套題都是在7到11題內，是不是有點多TT
語法選擇題錯題比例不能超過15 你自己算是多少題吧。我也是英語專業的 7 11真的太多了 除非你後面做的非常好 建議錯題控制在5題以內 英語四級聽力怎麼練？英語聽力都是英式發音，聽bbc比較好，voc也不錯 學聽力的方法 1 首先背單詞，詞彙是最最基礎的，制定一個計劃去背單詞，多讀多聽 2 聽力就是...
請英語大師幫我翻譯一下，順便糾正一下語法錯誤
like doing sth 表示習源慣性地喜歡bai做某事兒 like to do 表示突然之du間喜歡做某事兒所以句子zhi有兩種改法dao i like playing guitari like to play guitar now 如果你 有時常 改 而且 在 句子裡要 強調 就用 for ...